RAM 8.0 BUX II Series Uživatelská příručka Strana 28
- Strana / 86
- Tabulka s obsahem
- KNIHY
Hodnocené. / 5. Na základě hodnocení zákazníků
28 www.xilinx.com 7 Series FPGAs Memory Resources
UG473 (v1.11) November 12, 2014
Chapter 1: Block RAM Resources
For cascadable block RAM using the RAMB36E1, the data width is one bit, and the address
bus is 16 bits [15:0]. The address bit 15 is only used in cascadable block RAM. For
non-cascading block RAM, connect High.
Data and address pin mapping is further described in the Additional RAMB18E1 and
RAMB36E1 Primitive Design Considerations section.
SDP mode port name mapping is listed in Table 1-13. Figure 1-6, page 20 shows the SDP
mode data flow.
Table 1-11: Port Aspect Ratio for RAMB36E1 (in TDP Mode)
Port Data Width Port Address Width Depth ADDR Bus
DI Bus
DO Bus
DIP Bus
DOP Bus
1 15 32,768 [14:0] [0] NA
2 14 16,384 [14:1] [1:0] NA
4 13 8,192 [14:2] [3:0] NA
9 12 4,096 [14:3] [7:0] [0]
18 11 2,048 [14:4] [15:0] [1:0]
36 10 1,024 [14:5] [31:0] [3:0]
1 (Cascade) 16 65536 [15:0] [0] NA
Table 1-12: Port Aspect Ratio for RAMB36E1 (in SDP Mode)
Port Data
Width
(1)
Alternate Port
Width
Port Address
Width
Depth ADDR Bus
DI Bus
DO Bus
DIP Bus
DOP Bus
64 1 15 32,768 [14:0] [0] NA
64 2 14 16,384 [14:1] [1:0] NA
64 4 13 8,192 [14:2] [3:0] NA
72 9 12 4,096 [14:3] [7:0] [0]
72 18 11 2,048 [14:4] [15:0] [1:0]
72 36 10 1,024 [14:5] [31:0] [3:0]
72 72 9 512 [14:6] [63:0] [7:0]
Notes:
1. Either the Read or Write port is a fixed width of x64 or x72.
Table 1-13: SDP Mode Port Name Mapping
RAMB18E1 in SDP Mode RAMB36E1 in SDP Mode
X36 Mode (Width = 36) X18 Mode (Width ≤ 18) X72 Mode (Width = 72) X36 Mode (Width ≤ 36)
DI[15:0] = DIADI[15:0] DI[15:0] = DIBDI[15:0] DI[31:0] = DIADI[31:0] DI[31:0] = DIBDI[31:0]
DIP[1:0] = DIPADI[1:0] DIP[1:0] = DIPBDIP[1:0] DIP[3:0] = DIPADI[3:0] DIP[3:0] = DIPBDIP[3:0]
DI[31:16] = DIBDI[15:0] DI[63:32] = DIBDI[31:0]
DIP[3:2] = DIPBDIP[1:0] DIP[7:4] = DIPBDIP[3:0]
DO[15:0] = DOADO[15:0] DO[15:0] = DOADO[15:0] DO[31:0] = DOADO[31:0] DO[31:0] = DOADO[31:0]
- 7 Series FPGAs 1
- Memory Resources 1
- Revision History 2
- RCCK_RST 3
- RCKC_RST 3
- RREC_RST 3
- RREM_RST 3
- Table of Contents 5
- About This Guide 9
- Additional Support Resources 10
- Block RAM Resources 11
- Block RAM Introduction 13
- UG473_c1_01_052610 15
- Read Operation 16
- Write Operation 16
- Write Modes 16
- NO_CHANGE Mode 17
- Conflict Avoidance 18
- Optional Output Registers 19
- Simple Dual-Port Block RAM 20
- Cascadable Block RAM 21
- Byte-Wide Write Enable 21
- RAMB36E1 TDP mode 36 4 22
- RAMB36E1 SDP mode 72 8 22
- RAMB18E1 TDP mode 18 2 22
- RAMB18E1 SDP mode 36 4 22
- Block RAM Library Primitives 23
- Block RAM Port Signals 26
- Set/Reset 27
- Cascade In 29
- Block RAM Address Mapping 30
- Block RAM Attributes 31
- Read Width - READ_WIDTH_[A 33
- Avoidance, page 18 34
- Considerations 35
- Block RAM Applications 37
- Block RAM 38
- Register 38
- Block RAM Timing Model 39
- RCCK_REGCE 40
- RCKC_REGCE 40
- RCKO_DO_REG 40
- Clock Event 1 41
- Clock Event 2 41
- Clock Event 4 41
- Stacked Silicon Interconnect 43
- Built-in FIFO Support 45
- Synchronous FIFO 46
- FIFO Primitives 48
- UG473_c2_04_052610 49
- Standard Mode 51
- UG473_c2_05_052610 51
- Empty Flag 52
- Almost Empty Flag 52
- Read Error Flag 52
- Full Flag 53
- Write Error Flag 53
- Almost Full Flag 53
- FIFO Timing Characteristics 58
- EMPTY Signal 59
- RCCK_WREN 60
- RCKO_AFULL 60
- RCKO_FULL 60
- RCKO_WRERR 61
- RCCK_RDEN 61
- FIFO Applications 64
- UG473_c2_11_052610 65
- 512 x 144 FIFO 66
- UG473_c2_12_052610 66
- UG473_c2_13_052610 67
- Built-in Error Correction 69
- ECC Modes 70
- UG473_c3_01_052610 71
- RAMB36E1 72
- UG473_c3_03_052610 73
- FIFO36E1 73
- ECC Modes of Operation 76
- UG473_c3_06_100610 78
- UG473_c3_07_070110 78
- Standard ECC 79
- Standard ECC Write 80
- Standard ECC Read 80
- Set by Attributes 80
- ECC Encode-Only Write 80
- ECC Encode-Only Read 81
- DO_REG = 0 82
- DO_REG = 1 82
- Encode-Only ECC Write Timing 83
- Encode-Only ECC Read Timing 83
- Decode-Only ECC Write Timing 83
- Decode-Only ECC Read Timing 83
- RCKO_PARITY_ECC 85
- RCKO_SBIT_ECC 85
- RCKO_SBIT_ECC_REG 85
- RCKO_DBIT_ECC 85
- RCKO_DBIT_ECC_REG 85
Související produkty a manuály pro Audio zesilovače RAM 8.0 BUX II Series
Audio zesilovače RAM 6000 Uživatelský manuál
(2 stránky)
(2 stránky)
Audio zesilovače RAM 1.4 Specifikace
(19 stránky)
(19 stránky)
Audio zesilovače RAM 4.0 Uživatelský manuál
(38 stránky)
(38 stránky)
Audio zesilovače RAM 7.0 Specifikace
(28 stránky)
(28 stránky)
Audio zesilovače RAM 4000 Uživatelský manuál
(14 stránky)
(14 stránky)
Audio zesilovače RAM 7.0 Uživatelská příručka
(118 stránky)
(118 stránky)
Audio zesilovače RAM 3004 Uživatelský manuál
(15 stránky)
(15 stránky)
Audio zesilovače RAM CB-3902 Uživatelský manuál
(17 stránky)
(17 stránky)
Audio zesilovače RAM V-6000 Uživatelský manuál
(24 stránky)
(24 stránky)
Audio zesilovače RAM 3000 Uživatelský manuál
(14 stránky)
(14 stránky)
Audio zesilovače RAM 3000 Specifikace
(28 stránky)
(28 stránky)
Audio zesilovače RAM 12000V Technické informace
(105 stránky)
(105 stránky)
Audio zesilovače RAM 6004 Specifikace
(106 stránky)
(106 stránky)
Audio zesilovače RAM 1.0 Uživatelský manuál
(4 stránky)
(4 stránky)
Audio zesilovače RAM 6044 Uživatelský manuál
(4 stránky)
(4 stránky)
Audio zesilovače RAM 6000V Uživatelský manuál
(272 stránky)
(272 stránky)
Audio zesilovače RAM 6000V Technické informace
(145 stránky)
(145 stránky)
© 2020, manymanuals.cz. Všechna práva vyhrazena. | 0.075 s |
Manymanuals.com
Manymanuals.de
Manymanuals.fr
Manymanuals.it
Manymanuals.pl
Manymanuals.cz
Manymanuals.es
Manymanuals-pt.com
Komentáře k této Příručce